DDR系統(tǒng)設(shè)計(jì)過程，以及將實(shí)際的設(shè)計(jì)需求和DDR規(guī)范中的主要性能指標(biāo)相結(jié)合，我們以一個(gè)實(shí)際的設(shè)計(jì)分析實(shí)例來說明，如何在一個(gè)DDR系統(tǒng)設(shè)計(jì)中，解讀并使用DDR規(guī)范中的參數(shù)，應(yīng)用到實(shí)際的系統(tǒng)設(shè)計(jì)中。某項(xiàng)目中，對DDR系統(tǒng)的功能模塊細(xì)化框圖。在這個(gè)系統(tǒng)中，對DDR的設(shè)計(jì)需求如下。

整個(gè)DDR功能模塊由四個(gè)512MB的DDR芯片組成，選用Micron的DDR存諸芯片MT46V64M8BN-75。每個(gè)DDR芯片是8位數(shù)據(jù)寬度，構(gòu)成32位寬的2GBDDR存諸單元，地址空間為Add<13..0>，分四個(gè)Bank，尋址信號(hào)為BA<1..0>。 DDR3和 DDR4設(shè)計(jì)分成幾個(gè)方面：仿真、有源信號(hào)驗(yàn)證和功能測試。用于電氣物理層、協(xié)議層和功能測試解決方案。上海DDR一致性測試高速信號(hào)傳輸

RDIMM(RegisteredDIMM,寄存器式雙列直插內(nèi)存)有額外的RCD(寄存器時(shí)鐘驅(qū)動(dòng)器，用來緩存來自內(nèi)存控制器的地址/命令/控制信號(hào)等)用于改善信號(hào)質(zhì)量，但額外寄存器的引入使得其延時(shí)和功耗較大。LRDIMM(LoadReducedDIMM,減載式雙列直插內(nèi)存)有額外的MB(內(nèi)存緩沖，緩沖來自內(nèi)存控制器的地址/命令/控制等),在技術(shù)實(shí)現(xiàn)上并未使用復(fù)雜寄存器，只是通過簡單緩沖降低內(nèi)存總線負(fù)載。RDIMM和LRDIMM通常應(yīng)用在高性能、大容量的計(jì)算系統(tǒng)中。

綜上可見，DDR內(nèi)存的發(fā)展趨勢是速率更高、封裝更密、工作電壓更低、信號(hào)調(diào)理技術(shù) 更復(fù)雜，這些都對設(shè)計(jì)和測試提出了更高的要求。為了從仿真、測試到功能測試階段保證DDR信號(hào)的波形質(zhì)量和時(shí)序裕量，需要更復(fù)雜、更的仿真、測試和分析工具。

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DDR簡介與信號(hào)和協(xié)議測試

DDR/LPDDR簡介

目前在計(jì)算機(jī)主板和各種嵌入式的應(yīng)用中，存儲(chǔ)器是必不可少的。常用的存儲(chǔ)器有兩 種： 一種是非易失性的，即掉電不會(huì)丟失數(shù)據(jù)，常用的有Flash(閃存)或者ROM(Read-Only Memory),這種存儲(chǔ)器速度較慢，主要用于存儲(chǔ)程序代碼、文件以及長久的數(shù)據(jù)信息等；另 一種是易失性的，即掉電會(huì)丟失數(shù)據(jù)，常用的有RAM(Random Access Memory,隨機(jī)存儲(chǔ) 器),這種存儲(chǔ)器運(yùn)行速度較快，主要用于程序運(yùn)行時(shí)的程序或者數(shù)據(jù)緩存等。圖5.1是市 面上一些主流存儲(chǔ)器類型的劃分。

克勞德高速數(shù)字信號(hào)測試實(shí)驗(yàn)室

DDR SDRAM即我們通常所說的DDR內(nèi)存，DDR內(nèi)存的發(fā)展已經(jīng)經(jīng)歷了五代，目前 DDR4已經(jīng)成為市場的主流，DDR5也開始進(jìn)入市場。對于DDR總線來說，我們通常說的 速率是指其數(shù)據(jù)線上信號(hào)的快跳變速率。比如3200MT/s,對應(yīng)的工作時(shí)鐘速率是 1600MHz。3200MT/s只是指理想情況下每根數(shù)據(jù)線上比較高傳輸速率，由于在DDR總線 上會(huì)有讀寫間的狀態(tài)轉(zhuǎn)換時(shí)間、高阻態(tài)時(shí)間、總線刷新時(shí)間等，因此其實(shí)際的總線傳輸速率 達(dá)不到這個(gè)理想值。 DDR1 電氣一致性測試應(yīng)用軟件。

對DDR5來說，設(shè)計(jì)更為復(fù)雜，仿真軟件需要幫助用戶通過應(yīng)用IBIS模型針對基于 DDR5顆粒或DIMM的系統(tǒng)進(jìn)行仿真驗(yàn)證，比如仿真驅(qū)動(dòng)能力、隨機(jī)抖動(dòng)/確定性抖動(dòng)、寄 生電容、片上端接ODT、信號(hào)上升/下降時(shí)間、AGC(自動(dòng)增益控制)功能、4taps DFE(4抽頭 判決反饋均衡)等。

DDR的讀寫信號(hào)分離

對于DDR總線來說，真實(shí)總線上總是讀寫同時(shí)存在的。規(guī)范對于讀時(shí)序和寫時(shí)序的 相關(guān)時(shí)間參數(shù)要求是不一樣的，讀信號(hào)的測量要參考讀時(shí)序的要求，寫信號(hào)的測量要參考寫 時(shí)序的要求。因此要進(jìn)行DDR信號(hào)的測試，第一步要做的是從真實(shí)工作的總線上把感興 趣的讀信號(hào)或者寫信號(hào)分離出來。JEDEC協(xié)會(huì)規(guī)定的DDR4總線的 一個(gè)工作時(shí) 序圖(參考資料： JEDEC STANDARD DDR4 SDRAM,JESD79-4),可以看到對于讀和寫信 號(hào)來說，DQS和DQ間的時(shí)序關(guān)系是不一樣的。 DDR4參數(shù)測試參考解決方案.校準(zhǔn)DDR一致性測試方案商

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JEDEC組織發(fā)布的主要的DDR相關(guān)規(guī)范，對發(fā)布時(shí)間、工作頻率、數(shù)據(jù) 位寬、工作電壓、參考電壓、內(nèi)存容量、預(yù)取長度、端接、接收機(jī)均衡等參數(shù)做了從DDR1 到 DDR5的電氣特性詳細(xì)對比。可以看出DDR在向著更低電壓、更高性能、更大容量方向演 進(jìn)，同時(shí)也在逐漸采用更先進(jìn)的工藝和更復(fù)雜的技術(shù)來實(shí)現(xiàn)這些目標(biāo)。以DDR5為例，相 對于之前的技術(shù)做了一系列的技術(shù)改進(jìn)，比如在接收機(jī)內(nèi)部有均衡器補(bǔ)償高頻損耗和碼間 干擾影響、支持CA/CS訓(xùn)練優(yōu)化信號(hào)時(shí)序、支持總線反轉(zhuǎn)和鏡像引腳優(yōu)化布線、支持片上 ECC/CRC提高數(shù)據(jù)訪問可靠性、支持Loopback(環(huán)回)便于IC調(diào)測等。上海DDR一致性測試高速信號(hào)傳輸