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河北測量PCI-E測試

來源: 發布時間:2025-09-03

PCIe4.0的物理層技術PCIe標準自從推出以來,1代和2代標準已經在PC和Server上使用10多年時間,正在逐漸退出市場。出于支持更高總線數據吞吐率的目的,PCI-SIG組織分別在2010年和2017年制定了PCIe3.0和PCIe4.0規范,數據速率分別達到8Gbps和16Gbps。目前,PCIe3.0和PCle4.0已經在Server及PC上使用,PCIe5.0也在商用過程中。每一代PCIe規范更新的目的,都是要盡可能在原有PCB板材和接插件的基礎上提供比前代高一倍的有效數據傳輸速率,同時保持和原有速率的兼容。別看這是一個簡單的目的,但實現起來并不容易。3090Ti 始發支持 PCIe5.0 顯卡供電接口怎么樣?河北測量PCI-E測試

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簡單總結一下,PCIe4.0和PCIe3.0在物理層技術上的相同點和不同點有:(1)PCIe4.0的數據速率提高到了16Gbps,并向下兼容前代速率;(2)都采用128b/130b數據編碼方式;(3)發送端都采用3階預加重和11種Preset;(4)接收端都有CTLE和DFE的均衡;(5)PCIe3.0是1抽頭DFE,PCIe4.0是2抽頭DFE;(6)PCIe4.0接收芯片的LaneMargin功能為強制要求(7)PCIe4.0的鏈路長度縮減到12英寸,多1個連接器,更長鏈路需要Retimer;(8)為了支持應對鏈路損耗以及不同鏈路的情況,新開發的PCle3.0芯片和全部PCIe4.0芯片都需要支持動態鏈路協商功能;河北測量PCI-E測試在PCI-E的信號質量測試中需要捕獲多少的數據進行分析?

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·TransactionProtocolTesting(傳輸協議測試):用于檢查設備傳輸層的協議行為。·PlatformBIOSTesting(平臺BIOS測試):用于檢查主板BIOS識別和配置PCIe外設的能力。對于PCIe4.0來說,針對之前發現的問題以及新增的特性,替換或增加了以下測試項目·InteroperabilityTesting(互操作性測試):用于檢查主板和插卡是否能夠訓練成雙方都支持的比較高速率和比較大位寬(Re-timer要和插卡一起測試)。·LaneMargining(鏈路裕量測試):用于檢查接收端的鏈路裕量掃描功能。其中,針對電氣特性測試,又有專門的物理層測試規范,用于規定具體的測試項目和測試方法。表4.2是針對PCIe4.0的主板或插卡需要進行的物理層測試項目,其中灰色背景的測試項目都涉及鏈路協商功能。

PCIe 的物理層(Physical Layer)和數據鏈路層(Data Link Layer)根據高速串行通信的  特點進行了重新設計,上層的事務層(Transaction)和總線拓撲都與早期的PCI類似,典型  的設備有根設備(Root Complex) 、終端設備(Endpoint), 以及可選的交換設備(Switch) 。早   期的PCle總線是CPU通過北橋芯片或者南橋芯片擴展出來的,根設備在北橋芯片內部, 目前普遍和橋片一起集成在CPU內部,成為CPU重要的外部擴展總線。PCIe  總線協議層的結構以及相關規范涉及的主要內容。PCI-E3.0的接收端測試中的Repeater起作用?

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為了克服大的通道損耗,PCle5.0接收端的均衡能力也會更強一些。比如接收端的 CTLE均衡器采用了2階的CTLE均衡,其損耗/增益曲線有4個極點和2個零點,其直流增益可以在-5~ - 15dB之間以1dB的分辨率進行調整,以精確補償通道損耗的  影響。同時,為了更好地補償信號反射、串擾的影響,其接收端的DFE均衡器也使用了更復 雜的3-Tap均衡器。對于發射端來說,PCle5.0相對于PCIe4.0和PCIe3.0來說變化不大, 仍然是3階的FIR預加重以及11種預設好的Preset組合。PCI-E 3.0測試接收端容限測試;河北測量PCI-E測試

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雖然在編碼方式和芯片內部做了很多工作,但是傳輸鏈路的損耗仍然是巨大的挑戰,特 別是當采用比較便宜的PCB板材時,就不得不適當減少傳輸距離和鏈路上的連接器數量。 在PCIe3.0的8Gbps速率下,還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實現可靠信號傳輸。在PCle4.0的16Gbps速率下,整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內,其中主板上芯片封裝、PCB/過孔走線、連接器的損耗總 預算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預算為-8dB@8GHz。

整個鏈路的長度需要控制在12英寸以內,并且鏈路上只能有一個連接器。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器,則需要在鏈路中插入Re-timer芯片對信號進行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預算,圖中各 個部分的鏈路預算對于設計和測試都非常重要,對于測試部分的影響后面會具體介紹。 河北測量PCI-E測試

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