在進行接收容限測試時，需要用到多通道的誤碼儀產生帶壓力的DQ、DQS等信號。測 試 中 被 測 件 工 作 在 環 回 模 式 ， D Q 引 腳 接 收 的 數 據 經 被 測 件 轉 發 并 通 過 L B D 引 腳 輸 出 到 誤碼儀的誤碼檢測端口。在測試前需要用示波器對誤碼儀輸出的信號進行校準，如DQS與 DQ的時延校準、信號幅度校準、DCD與RJ抖動校準、壓力眼校準、均衡校準等。圖5.21 展示了一整套DDR5接收端容限測試的環境。

DDR4/5的協議測試

除了信號質量測試以外，有些用戶還會關心DDR總線上真實讀/寫的數據是否正確， 以及總線上是否有協議的違規等，這時就需要進行相關的協議測試。DDR的總線寬度很  寬，即使數據線只有16位，加上地址、時鐘、控制信號等也有30多根線，更寬位數的總線甚  至會用到上百根線。為了能夠對這么多根線上的數據進行同時捕獲并進行協議分析，適  合的工具就是邏輯分析儀。DDR協議測試的基本方法是通過相應的探頭把被測信號引到  邏輯分析儀，在邏輯分析儀中運行解碼軟件進行協議驗證和分析。 DDR4 電氣一致性測試應用軟件。數字信號DDR一致性測試檢修

DDR4/5與LPDDR4/5 的信號質量測試

由于基于DDR顆?；駾DR DIMM的系統需要適配不同的平臺，應用場景千差萬別， 因此需要進行詳盡的信號質量測試才能保證系統的可靠工作。對于DDR4及以下的標準 來說，物理層一致性測試主要是發送的信號質量測試；對于DDR5標準來說，由于接收端出 現了均衡器，所以還要包含接收測試。

DDR信號質量的測試也是使用高帶寬的示波器。對于DDR的信號，技術規范并沒有 給出DDR信號上升/下降時間的具體參數，因此用戶只有根據使用芯片的實際快上升/ 下降時間來估算需要的示波器帶寬。通常對于DDR3信號的測試，推薦的示波器和探頭的帶寬在8GHz;DDR4測試建議的測試系統帶寬是12GHz;而DDR5測試則推薦使用 16GHz以上帶寬的示波器和探頭系統。 測試服務DDR一致性測試USB測試DDR原理及物理層一致性測試；

除了DDR以外，近些年隨著智能移動終端的發展，由DDR技術演變過來的LPDDR (Low-Power DDR,低功耗DDR)也發展很快。LPDDR主要針對功耗敏感的應用場景，相 對于同一代技術的DDR來說會采用更低的工作電壓，而更低的工作電壓可以直接減少器 件的功耗。比如LPDDR4的工作電壓為1. 1V,比標準的DDR4的1.2V工作電壓要低一 些，有些廠商還提出了更低功耗的內存技術，比如三星公司推出的LPDDR4x技術，更是把 外部I/O的電壓降到了0.6V。但是要注意的是，更低的工作電壓對于電源紋波和串擾噪 聲會更敏感，其電路設計的挑戰性更大。除了降低工作電壓以外，LPDDR還會采用一些額 外的技術來節省功耗，比如根據外界溫度自動調整刷新頻率(DRAM在低溫下需要較少刷 新)、部分陣列可以自刷新，以及一些對低功耗的支持。同時，LPDDR的芯片一般體積更 小，因此占用的PCB空間更小。

通常我們會以時鐘為基準對數據信號疊加形成眼圖，但這種簡單的方法對于DDR信 號不太適用。DDR總線上信號的讀、寫和三態都混在一起，因此需要對信號進行分離后再進 行測量分析。傳統上有以下幾種方法用來進行讀/寫信號的分離，但都存在一定的缺點。

(1)根據讀/寫Preamble的寬度不同進行分離(針對DDR2信號)。Preamble是每個Burst的數據傳輸開始前，DQS信號從高阻態到發出有效的鎖存邊沿前的  一段準備時間，有些芯片的讀時序和寫時序的Preamble的寬度可能是不一樣的，因此可以  用示波器的脈沖寬度觸發功能進行分離。但由于JEDEC并沒有嚴格規定寫時序的  Preamble寬度的上限，因此如果芯片的讀/寫時序的Preamble的寬度接近則不能進行分  離。另外，對于DDR3來說，讀時序的Preamble可能是正電平也可能是負電平；對于  DDR4來說，讀/寫時序的Preamble幾乎一樣，這都使得觸發更加難以設置。 DDR4 和 LPDDR4 一致性測試軟件。

由于DDR5工作時鐘比較高到3.2GHz,系統裕量很小，因此信號的 隨機和確定性抖動對于數據的正確傳輸至關重要，需要考慮熱噪聲引入的RJ、電源噪聲引 入的PJ、傳輸通道損耗帶來的DJ等影響。DDR5的測試項目比DDR4也更加復雜。比如 其新增了nUI抖動測試項目，并且需要像很多高速串行總線一樣對抖動進行分解并評估 RJ、DJ等不同分量的影響。另外，由于高速的DDR5芯片內部都有均衡器芯片，因此實際 進行信號波形測試時也需要考慮模擬均衡器對信號的影響。圖5.16展示了典型的DDR5 和LPDDR5測試軟件的使用界面和一部分測試結果。DDR時鐘總線的一致性測試。數字信號DDR一致性測試檢修

DDR4存儲器設計的信號完整性。數字信號DDR一致性測試檢修

DDR系統設計過程，以及將實際的設計需求和DDR規范中的主要性能指標相結合，我們以一個實際的設計分析實例來說明，如何在一個DDR系統設計中，解讀并使用DDR規范中的參數，應用到實際的系統設計中。某項目中，對DDR系統的功能模塊細化框圖。在這個系統中，對DDR的設計需求如下。

整個DDR功能模塊由四個512MB的DDR芯片組成，選用Micron的DDR存諸芯片MT46V64M8BN-75。每個DDR芯片是8位數據寬度，構成32位寬的2GBDDR存諸單元，地址空間為Add<13..0>，分四個Bank，尋址信號為BA<1..0>。 數字信號DDR一致性測試檢修