當(dāng)鏈路速率不斷提升時(shí)，給接收端留的信號裕量會越來越小。比如PCIe4.0的規(guī)范中 定義，信號經(jīng)過物理鏈路傳輸?shù)竭_(dá)接收端，并經(jīng)均衡器調(diào)整以后的小眼高允許15mV,  小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps。在這么小  的鏈路裕量下，必須仔細(xì)調(diào)整預(yù)加重和均衡器的設(shè)置才能得到比較好的誤碼率結(jié)果。但是，預(yù)  加重和均衡器的組合也越來越多。比如PCIe4.0中發(fā)送端有11種Preset(預(yù)加重的預(yù)設(shè)模  式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內(nèi)以1dB的分辨率調(diào)整，并且允許  2階DFE分別在±30mV和±20mV范圍內(nèi)調(diào)整。綜合考慮以上因素，實(shí)際情況下的預(yù)加  重和均衡器參數(shù)的組合可以達(dá)幾千種。為什么沒有PCIE轉(zhuǎn)DP或hdmi？信息化PCI-E測試信號完整性測試

相應(yīng)地，在CC模式下參考時(shí)鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時(shí)鐘，可以為一些特殊的不太方便進(jìn)行參考 時(shí)鐘傳遞的應(yīng)用場景(比如通過Cable連接時(shí))提供便利，但由于收發(fā)端參考時(shí)鐘不同源，所 以對于收發(fā)端的設(shè)計(jì)難度要大一些(比如Buffer深度以及時(shí)鐘頻差調(diào)整機(jī)制)。IR模式下 用戶可以根據(jù)需要在參考時(shí)鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發(fā)射機(jī) 抖動指標(biāo)即可。圖4.9是PCIe4.0規(guī)范參考時(shí)鐘時(shí)的時(shí)鐘架構(gòu)，以及不同速率下對于 芯片Refclk抖動的要求。江蘇PCI-E測試檢查PCI-e硬件科普:PCI-e到底是什么?

按照測試規(guī)范的要求，在發(fā)送信號質(zhì)量的測試中，只要有1個(gè)Preset值下能夠通過信 號質(zhì)量測試就算過關(guān)；但是在Preset的測試中，則需要依次遍歷所有的Preset,并依次保存 波形進(jìn)行分析。對于PCIe3.0和PCIe4.0的速率來說，由于采用128b/130b編碼，其一致性測試碼型比之前8b/10b編碼下的一致性測試碼型要復(fù)雜，總共包含36個(gè)128b/130b的   編碼字。通過特殊的設(shè)計(jì)， 一致性測試碼型中包含了長“1”碼型、長“0”碼型以及重復(fù)的“01” 碼型，通過對這些碼型的計(jì)算和處理，測試軟件可以方便地進(jìn)行預(yù)加重、眼圖、抖動、通道損   耗的計(jì)算。 11是典型PCle3.0和PCIe4.0速率下的一致性測試碼型。

隨著數(shù)據(jù)速率的提高，芯片中的預(yù)加重和均衡功能也越來越復(fù)雜。比如在PCle 的1代和2代中使用了簡單的去加重(De-emphasis)技術(shù)，即信號的發(fā)射端(TX)在發(fā)送信 號時(shí)對跳變比特(信號中的高頻成分)加大幅度發(fā)送，這樣可以部分補(bǔ)償傳輸線路對高 頻成分的衰減，從而得到比較好的眼圖。在1代中采用了-3.5dB的去加重，2代中采用了 -3.5dB和-6dB的去加重。對于3代和4代技術(shù)來說，由于信號速率更高，需要采用更加 復(fù)雜的去加重技術(shù)，因此除了跳變比特比非跳變比特幅度增大發(fā)送以外，在跳變比特的前 1個(gè)比特也要增大幅度發(fā)送，這個(gè)增大的幅度通常叫作Preshoot。為了應(yīng)對復(fù)雜的鏈路環(huán)境，PCI-E3.0的接收端測試中的Repeater起作用？

在物理層方面，PCIe總線采用多對高速串行的差分信號進(jìn)行雙向高速傳輸，每對差分  線上的信號速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的  16Gbps、第5代的32Gbps,其典型連接方式有金手指連接、背板連接、芯片直接互連以及電  纜連接等。根據(jù)不同的總線帶寬需求，其常用的連接位寬可以選擇x1、x4、x8、x16等。如  果采用×16連接以及第5代的32Gbps速率，理論上可以支持約128GBps的雙向總線帶寬。 另外，2019年P(guān)CI-SIG宣布采用PAM-4技術(shù)，單Lane數(shù)據(jù)速率達(dá)到64Gbps的第6代標(biāo)  準(zhǔn)規(guī)范也在討論過程中。列出了PCIe每一代技術(shù)發(fā)展在物理層方面的主要變化。PCI Express物理層接口(PIPE)；上海PCI-E測試商家

我的被測件不是標(biāo)準(zhǔn)的PCI-E插槽金手指的接口，怎么進(jìn)行PCI-E的測試？信息化PCI-E測試信號完整性測試

PCle5.0接收端CILE均衡器的頻率響應(yīng)PCIe5.0的主板和插卡的測試方法與PCIe4.0也是類似，都需要通過CLB或者CBB的測試夾具把被測信號引出接入示波器進(jìn)行發(fā)送信號質(zhì)量測試，并通過誤碼儀的配合進(jìn)行LinkEQ和接收端容限的測試。但是具體細(xì)節(jié)和要求上又有所區(qū)別，下面將從發(fā)送端和接收端測試方面分別進(jìn)行描述。

PCIe5.0發(fā)送端信號質(zhì)量及LinkEQ測試PCIe5.0的數(shù)據(jù)速率高達(dá)32Gbps,因此信號邊沿更陡。對于PCIe5.0芯片的信號測試，協(xié)會建議的測試用的示波器帶寬要高達(dá)50GHz。對于主板和插卡來說，由于測試點(diǎn)是在連接器的金手指處，信號經(jīng)過PCB傳輸后邊沿會變緩一些，所以信號質(zhì)量測試規(guī)定的示波器帶寬為33GHz。但是，在接收端容限測試中，由于需要用示波器對誤碼儀直接輸出的比較快邊沿的信號做幅度和預(yù)加重校準(zhǔn)，所以校準(zhǔn)用的示波器帶寬還是會用到50GHz。 信息化PCI-E測試信號完整性測試