克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室致敬信息論創(chuàng)始人克勞德·艾爾伍德·香農(nóng)，以成為高數(shù)信號(hào)傳輸測(cè)試界的帶頭者為奮斗目標(biāo)。克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室重心團(tuán)隊(duì)成員從業(yè)測(cè)試領(lǐng)域10年以上。實(shí)驗(yàn)室配套KEYSIGHT/TEK主流系列示波器、誤碼儀、協(xié)議分析儀、矢量網(wǎng)絡(luò)分析儀及附件，使用PCIE/USB-IF/WILDER等行業(yè)指定品牌夾具。堅(jiān)持以專(zhuān)業(yè)的技術(shù)人員，嚴(yán)格按照行業(yè)測(cè)試規(guī)范，配備高性能的權(quán)能測(cè)試設(shè)備，提供給客戶更精細(xì)更權(quán)能的全方面的專(zhuān)業(yè)服務(wù)。克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室提供具深度的專(zhuān)業(yè)知識(shí)及一系列認(rèn)證測(cè)試、預(yù)認(rèn)證測(cè)試及錯(cuò)誤排除信號(hào)完整性測(cè)試、多端口矩陣測(cè)試、HDMI測(cè)試、USB測(cè)試，PCI-E測(cè)試等方面測(cè)試服務(wù)。pcie4.0和pcie2.0區(qū)別？江西PCI-E測(cè)試維保

PCIe4.0的物理層技術(shù)PCIe標(biāo)準(zhǔn)自從推出以來(lái)，1代和2代標(biāo)準(zhǔn)已經(jīng)在PC和Server上使用10多年時(shí)間，正在逐漸退出市場(chǎng)。出于支持更高總線數(shù)據(jù)吞吐率的目的，PCI-SIG組織分別在2010年和2017年制定了PCIe3.0和PCIe4.0規(guī)范，數(shù)據(jù)速率分別達(dá)到8Gbps和16Gbps。目前，PCIe3.0和PCle4.0已經(jīng)在Server及PC上使用，PCIe5.0也在商用過(guò)程中。每一代PCIe規(guī)范更新的目的，都是要盡可能在原有PCB板材和接插件的基礎(chǔ)上提供比前代高一倍的有效數(shù)據(jù)傳輸速率，同時(shí)保持和原有速率的兼容。別看這是一個(gè)簡(jiǎn)單的目的，但實(shí)現(xiàn)起來(lái)并不容易。信號(hào)完整性測(cè)試PCI-E測(cè)試檢修PCIE3.0和PCIE4.0應(yīng)該如何選擇？

這個(gè)軟件以圖形化的界面指導(dǎo)用戶完 成設(shè)置、連接和測(cè)試過(guò)程，除了可以自動(dòng)進(jìn)行示波器測(cè)量參數(shù)設(shè)置以及生成報(bào)告外，還提供 了Swing、Common Mode等更多測(cè)試項(xiàng)目，提高了測(cè)試的效率和覆蓋率。自動(dòng)測(cè)試軟件使 用的是與SigTest軟件完全一樣的分析算法，從而可以保證分析結(jié)果的一致性。圖4.15是 PCIe4.0自動(dòng)測(cè)試軟件的設(shè)置界面。

主板和插卡的測(cè)試項(xiàng)目針對(duì)的是系統(tǒng)設(shè)備廠商，需要使用PCI-SIG的測(cè)試夾具測(cè) 試，遵循的是CEM的規(guī)范。而對(duì)于設(shè)計(jì)PCIe芯片的廠商來(lái)說(shuō)，其芯片本身的性能首先要 滿足的是Base的規(guī)范，并且需要自己設(shè)計(jì)針對(duì)芯片的測(cè)試板。16是一個(gè)典型的PCIe 芯片的測(cè)試板，測(cè)試板上需要通過(guò)扇出通道(Breakout Channel)把被測(cè)信號(hào)引出并轉(zhuǎn)換成 同軸接口直接連接測(cè)試儀器。扇出通道的典型長(zhǎng)度小于6英寸，對(duì)于16Gbps信號(hào)的插損 控制在4dB以內(nèi)。為了測(cè)試中可以對(duì)扇出通道的影響進(jìn)行評(píng)估或者去嵌入，測(cè)試板上還應(yīng) 設(shè)計(jì)和扇出通道疊層設(shè)計(jì)、布線方式盡量一致的復(fù)制通道(Replica Channel),復(fù)制通道和扇 出通道的區(qū)別是兩端都設(shè)計(jì)成同軸連接方式，這樣可以通過(guò)對(duì)復(fù)制通道直接進(jìn)行測(cè)試 推測(cè)扇出通道的特性。

PCIe5.0物理層技術(shù)PCI-SIG組織于2019年發(fā)布了針對(duì)PCIe5.0芯片設(shè)計(jì)的Base規(guī)范，針對(duì)板卡設(shè)計(jì)的CEM規(guī)范也在2021年制定完成，同時(shí)支持PCIe5.0的服務(wù)器產(chǎn)品也在2021年開(kāi)始上市發(fā)布。對(duì)于PCIe5.0測(cè)試來(lái)說(shuō)，其鏈路的拓?fù)淠Ｐ团cPCIe4.0類(lèi)似，但數(shù)據(jù)速率從PCIe4.0的16Gbps提升到了32Gbps,因此鏈路上封裝、PCB、連接器的損耗更大，整個(gè)鏈路的損耗達(dá)到 - 36dB@16GHz,其中系統(tǒng)板損耗為 - 27dB,插卡的損耗為 - 9dB。.20是PCIe5 . 0的 鏈路損耗預(yù)算的模型。pcie3.0和pcie4.0物理層的區(qū)別在哪里？

SigTest軟件的算法由PCI-SIG提供，會(huì)對(duì)信號(hào)進(jìn)行時(shí)鐘恢復(fù)、均衡以及眼圖、抖 動(dòng)的分析。由于PCIe4.0的接收機(jī)支持多個(gè)不同幅度的CTLE均衡，而且DFE的電平也 可以在一定范圍內(nèi)調(diào)整，所以SigTest軟件會(huì)遍歷所有的CTLE值并進(jìn)行DFE的優(yōu)化，并 根據(jù)眼高、眼寬的結(jié)果選擇比較好的值。14是SigTest生成的PCIe4.0的信號(hào)質(zhì)量測(cè)試 結(jié)果。SigTest需要用戶手動(dòng)設(shè)置示波器采樣、通道嵌入、捕獲數(shù)據(jù)及進(jìn)行后分析，測(cè)試效率 比較低，而且對(duì)于不熟練的測(cè)試人員還可能由于設(shè)置疏忽造成測(cè)試結(jié)果的不一致，測(cè)試項(xiàng)目 也主要限于信號(hào)質(zhì)量與Preset相關(guān)的項(xiàng)目。為了提高PCIe測(cè)試的效率和測(cè)試項(xiàng)目覆蓋 率，有些示波器廠商提供了相應(yīng)的自動(dòng)化測(cè)試軟件。PCI-E測(cè)試和協(xié)議調(diào)試；信號(hào)完整性測(cè)試PCI-E測(cè)試檢修

PCI-E 3.0及信號(hào)完整性測(cè)試方法;江西PCI-E測(cè)試維保

綜上所述，PCIe4.0的信號(hào)測(cè)試需要25GHz帶寬的示波器，根據(jù)被測(cè)件的不同可能會(huì) 同時(shí)用到2個(gè)或4個(gè)測(cè)試通道。對(duì)于芯片的測(cè)試需要用戶自己設(shè)計(jì)測(cè)試板；對(duì)于主板或者  插卡的測(cè)試來(lái)說(shuō)，測(cè)試夾具的Trace選擇、測(cè)試碼型的切換都比前代總線變得更加復(fù)雜了；

在數(shù)據(jù)分析時(shí)除了要嵌入芯片封裝的線路模型以外，還要把均衡器對(duì)信號(hào)的改善也考慮進(jìn) 去。PCIe協(xié)會(huì)提供的SigTest軟件和示波器廠商提供的自動(dòng)測(cè)試軟件都可以為PCle4. 0的測(cè)試提供很好的幫助。 江西PCI-E測(cè)試維保