以上只是 一 些進(jìn)行DDR讀/寫(xiě)信號(hào)分離的常用方法，根據(jù)不同的信號(hào)情況可以做選 擇。對(duì)于DDR信號(hào)的 一 致性測(cè)試來(lái)說(shuō)，用戶還可以選擇另外的方法，比如根據(jù)建立/保持 時(shí)間的不同進(jìn)行分離或者基于CA信號(hào)突發(fā)時(shí)延的方法(CA高接下來(lái)對(duì)應(yīng)讀操作，CA低 接下來(lái)對(duì)應(yīng)寫(xiě)操作)等，甚至未來(lái)有可能采用一些機(jī)器學(xué)習(xí)(Machine Learning)的方法對(duì) 讀/寫(xiě)信號(hào)進(jìn)行判別。讀時(shí)序和寫(xiě)時(shí)序波形分離出來(lái)以后，就可以方便地進(jìn)行波形參數(shù)或者 眼圖模板的測(cè)量。

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室 DDR地址、命令總線的一致性測(cè)試。湖北信息化DDR一致性測(cè)試

對(duì)DDR5來(lái)說(shuō)，設(shè)計(jì)更為復(fù)雜，仿真軟件需要幫助用戶通過(guò)應(yīng)用IBIS模型針對(duì)基于 DDR5顆粒或DIMM的系統(tǒng)進(jìn)行仿真驗(yàn)證，比如仿真驅(qū)動(dòng)能力、隨機(jī)抖動(dòng)/確定性抖動(dòng)、寄 生電容、片上端接ODT、信號(hào)上升/下降時(shí)間、AGC(自動(dòng)增益控制)功能、4taps DFE(4抽頭 判決反饋均衡)等。

DDR的讀寫(xiě)信號(hào)分離

對(duì)于DDR總線來(lái)說(shuō)，真實(shí)總線上總是讀寫(xiě)同時(shí)存在的。規(guī)范對(duì)于讀時(shí)序和寫(xiě)時(shí)序的 相關(guān)時(shí)間參數(shù)要求是不一樣的，讀信號(hào)的測(cè)量要參考讀時(shí)序的要求，寫(xiě)信號(hào)的測(cè)量要參考寫(xiě) 時(shí)序的要求。因此要進(jìn)行DDR信號(hào)的測(cè)試，第一步要做的是從真實(shí)工作的總線上把感興 趣的讀信號(hào)或者寫(xiě)信號(hào)分離出來(lái)。JEDEC協(xié)會(huì)規(guī)定的DDR4總線的 一個(gè)工作時(shí) 序圖(參考資料： JEDEC STANDARD DDR4 SDRAM,JESD79-4),可以看到對(duì)于讀和寫(xiě)信 號(hào)來(lái)說(shuō)，DQS和DQ間的時(shí)序關(guān)系是不一樣的。 北京DDR一致性測(cè)試聯(lián)系方式DDR4 和 LPDDR4 一致性測(cè)試應(yīng)用軟件提供了多種可以簡(jiǎn)化設(shè)計(jì)驗(yàn)證的關(guān)鍵功能。

DDR-致性測(cè)試探測(cè)和夾具

DDR的信號(hào)速率都比較高，要進(jìn)行可靠的測(cè)量，通常推薦的探頭連接方式是使用焊接式 探頭。還有許多很難在PCB板上找到相應(yīng)的測(cè)試焊盤(pán)的情況（比如釆用盲埋孔或雙面BGA 焊接的情況），所以Agilent還提供了不同種類的BGA探頭，通過(guò)對(duì)板子做重新焊接將BGA 的Adapter焊接在DDR的memory chip和PCB板中間，并將信號(hào)引出。DDR3的 BGA探頭的焊接例子。

DDR是需要進(jìn)行信號(hào)完整性測(cè)試的總線中復(fù)雜的總線，不僅走線多、探測(cè)困難，而且 時(shí)序復(fù)雜，各種操作交織在一起。本文分別從時(shí)鐘、地址、命令、數(shù)據(jù)總線方面介紹信號(hào)完 整性一致性測(cè)試的一些要點(diǎn)和方法，也介紹了自動(dòng)化測(cè)試軟件和測(cè)試夾具,但是真正測(cè)試DDR 總線仍然是一件比較有挑戰(zhàn)的事情。

為了進(jìn)行更簡(jiǎn)單的讀寫(xiě)分離，Agilent的Infiniium系列示波器提供了一種叫作InfiniiScan 的功能，可以通過(guò)區(qū)域（Zone）定義的方式把讀寫(xiě)數(shù)據(jù)可靠分開(kāi)。

根據(jù)讀寫(xiě)數(shù)據(jù)的建立保持時(shí)間不同，Agilent獨(dú)有的InfiniiScan功能可以通過(guò)在屏幕上畫(huà) 出幾個(gè)信號(hào)必須通過(guò)的區(qū)域的方式方便地分離出讀、寫(xiě)數(shù)據(jù)，并進(jìn)一步進(jìn)行眼圖的測(cè)試。

信號(hào)的眼圖。用同樣的方法可以把讀信號(hào)的眼圖分離出來(lái)。

除了形成眼圖外，我們還可以利用示波器的模板測(cè)量功能對(duì)眼圖進(jìn)行定量分析，

用戶可以根據(jù)JEDEC的要求自行定義一個(gè)模板對(duì)讀、寫(xiě)信號(hào)進(jìn)行模板測(cè)試，如 果模板測(cè)試Fail,則還可以利用Agilent示波器提供的模板定位功能定位到引起Fail的波形段。 DDR、DDR2、DDR3 和 DDR4 設(shè)計(jì)與測(cè)試解決方案；

由于DDR5工作時(shí)鐘比較高到3.2GHz,系統(tǒng)裕量很小，因此信號(hào)的 隨機(jī)和確定性抖動(dòng)對(duì)于數(shù)據(jù)的正確傳輸至關(guān)重要，需要考慮熱噪聲引入的RJ、電源噪聲引 入的PJ、傳輸通道損耗帶來(lái)的DJ等影響。DDR5的測(cè)試項(xiàng)目比DDR4也更加復(fù)雜。比如 其新增了nUI抖動(dòng)測(cè)試項(xiàng)目，并且需要像很多高速串行總線一樣對(duì)抖動(dòng)進(jìn)行分解并評(píng)估 RJ、DJ等不同分量的影響。另外，由于高速的DDR5芯片內(nèi)部都有均衡器芯片，因此實(shí)際 進(jìn)行信號(hào)波形測(cè)試時(shí)也需要考慮模擬均衡器對(duì)信號(hào)的影響。圖5.16展示了典型的DDR5 和LPDDR5測(cè)試軟件的使用界面和一部分測(cè)試結(jié)果。DDR4 一致性測(cè)試平臺(tái)插件。通信DDR一致性測(cè)試哪里買

DDR4 一致性測(cè)試軟件；湖北信息化DDR一致性測(cè)試

需要注意的是，由于DDR的總線上存在內(nèi)存控制器和內(nèi)存顆粒兩種主要芯片，所以 DDR的信號(hào)質(zhì)量測(cè)試?yán)碚撋弦矐?yīng)該同時(shí)涉及這兩類芯片的測(cè)試。但是由于JEDEC只規(guī)定 了對(duì)于內(nèi)存顆粒這一側(cè)的信號(hào)質(zhì)量的要求，因此DDR的自動(dòng)測(cè)試軟件也只對(duì)這一側(cè)的信 號(hào)質(zhì)量進(jìn)行測(cè)試。對(duì)于內(nèi)存控制器一側(cè)的信號(hào)質(zhì)量來(lái)說(shuō)，不同控制器芯片廠商有不同的要 求，目前沒(méi)有統(tǒng)一的規(guī)范，因此其信號(hào)質(zhì)量的測(cè)試還只能使用手動(dòng)的方法。這時(shí)用戶可以在 內(nèi)存控制器一側(cè)選擇測(cè)試點(diǎn)，并借助合適的信號(hào)讀/寫(xiě)分離手段來(lái)進(jìn)行手動(dòng)測(cè)試。湖北信息化DDR一致性測(cè)試

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