DDR測(cè)試

DDR總線上需要測(cè)試的參數(shù)高達(dá)上百個(gè)，而且還需要根據(jù)信號(hào)斜率進(jìn)行復(fù)雜的查表修正。為了提高DDR信號(hào)質(zhì)量測(cè)試的效率，比較好使用的測(cè)試軟件進(jìn)行測(cè)試。使用自動(dòng)測(cè)試軟件的優(yōu)點(diǎn)是：自動(dòng)化的設(shè)置向?qū)П苊膺B接和設(shè)置錯(cuò)誤；優(yōu)化的算法可以減少測(cè)試時(shí)間；可以測(cè)試JEDEC規(guī)定的速率，也可以測(cè)試用戶自定義的數(shù)據(jù)速率；自動(dòng)讀/寫(xiě)分離技術(shù)簡(jiǎn)化了測(cè)試操作；能夠多次測(cè)量并給出一個(gè)統(tǒng)計(jì)的結(jié)果；能夠根據(jù)信號(hào)斜率自動(dòng)計(jì)算建立/保持時(shí)間的修正值。由于DDR5工作時(shí)鐘比較高到3.2GHz,系統(tǒng)裕量很小，因此信號(hào)的隨機(jī)和確定性抖動(dòng)對(duì)于數(shù)據(jù)的正確傳輸至關(guān)重要，需要考慮熱噪聲引入的RJ、電源噪聲引入的PJ、傳輸通道損耗帶來(lái)的DJ等影響。DDR5的測(cè)試項(xiàng)目比DDR4也更加復(fù)雜。比如其新增了nUI抖動(dòng)測(cè)試項(xiàng)目，并且需要像很多高速串行總線一樣對(duì)抖動(dòng)進(jìn)行分解并評(píng)估RJ、DJ等不同分量的影響。另外，由于高速的DDR5芯片內(nèi)部都有均衡器芯片，因此實(shí)際進(jìn)行信號(hào)波形測(cè)試時(shí)也需要考慮模擬均衡器對(duì)信號(hào)的影響。展示了典型的DDR5和LPDDR5測(cè)試軟件的使用界面和一部分測(cè)試結(jié)果。 DDR的信號(hào)測(cè)試和協(xié)議測(cè)試；吉林DDR測(cè)試方案商

DDR測(cè)試

主要的DDR相關(guān)規(guī)范，對(duì)發(fā)布時(shí)間、工作頻率、數(shù)據(jù) 位寬、工作電壓、參考電壓、內(nèi)存容量、預(yù)取長(zhǎng)度、端接、接收機(jī)均衡等參數(shù)做了從DDR1 到 DDR5的電氣特性詳細(xì)對(duì)比。可以看出DDR在向著更低電壓、更高性能、更大容量方向演 進(jìn)，同時(shí)也在逐漸采用更先進(jìn)的工藝和更復(fù)雜的技術(shù)來(lái)實(shí)現(xiàn)這些目標(biāo)。以DDR5為例，相 對(duì)于之前的技術(shù)做了一系列的技術(shù)改進(jìn)，比如在接收機(jī)內(nèi)部有均衡器補(bǔ)償高頻損耗和碼間 干擾影響、支持CA/CS訓(xùn)練優(yōu)化信號(hào)時(shí)序、支持總線反轉(zhuǎn)和鏡像引腳優(yōu)化布線、支持片上 ECC/CRC提高數(shù)據(jù)訪問(wèn)可靠性、支持Loopback(環(huán)回)便于IC調(diào)測(cè)等。 DDR測(cè)試方案商DDR的規(guī)范要求進(jìn)行需求；

trombone線的時(shí)延是受到其并行走線之間的耦合而影響，一種在不需要提高其間距的情況下，并且能降低耦合的程度的方法是采用sawtooth線。顯然，sawtooth線比trombone線具有更好的效果。但是，依來(lái)看它需要更多的空間。由于各種可能造成時(shí)延不同的原因，所以，在實(shí)際的設(shè)計(jì)時(shí)，要借助于CAD工具進(jìn)行嚴(yán)格的計(jì)算，從而控制走線的時(shí)延匹配。考慮到在圖2中6層板上的過(guò)孔的因素，當(dāng)一個(gè)地過(guò)孔靠近信號(hào)過(guò)孔放置時(shí)，則在時(shí)延方面的影響是必須要考慮的。先舉個(gè)例子，在TOP層的微帶線長(zhǎng)度是150mils，BOTTOM層的微帶線也是150mils，線寬都為4mils，且過(guò)孔的參數(shù)為：barreldiameter=”8mils”，paddiameter=”18mils”，anti-paddiameter=”26mils”。

8.PCBLayout在實(shí)際的PCB設(shè)計(jì)時(shí)，考慮到SI的要求，往往有很多的折中方案。通常，需要優(yōu)先考慮對(duì)于那些對(duì)信號(hào)的完整性要求比較高的。畫(huà)PCB時(shí)，當(dāng)考慮以下的一些相關(guān)因素，那么對(duì)于設(shè)計(jì)PCB來(lái)說(shuō)可靠性就會(huì)更高。1）首先，要在相關(guān)的EDA工具里設(shè)置好拓?fù)浣Y(jié)構(gòu)和相關(guān)約束。2）將BGA引腳突圍，將ADDR/CMD/CNTRL引腳布置在DQ/DQS/DM字節(jié)組的中間，由于所有這些分組操作，為了盡可能少的信號(hào)交叉，一些的管腳也許會(huì)被交換到其它區(qū)域布線。3）由串?dāng)_仿真的結(jié)果可知，盡量減少短線（stubs）長(zhǎng)度。通常，短線（stubs）是可以被削減的，但不是所有的管腳都做得到的。在BGA焊盤(pán)和存儲(chǔ)器焊盤(pán)之間也許只需要兩段的走線就可以實(shí)現(xiàn)了，但是此走線必須要很細(xì)，那么就提高了PCB的制作成本，而且，不是所有的走線都只需要兩段的，除非使用微小的過(guò)孔和盤(pán)中孔的技術(shù)。終，考慮到信號(hào)完整性的容差和成本，可能選擇折中的方案。DDR在信號(hào)測(cè)試中解決的問(wèn)題有那些；

DDR5發(fā)送端測(cè)試隨著信號(hào)速率的提升，SerDes技術(shù)開(kāi)始在DDR5中采用，如會(huì)采用DFE均衡器改善接收誤碼率，另外DDR總線在發(fā)展過(guò)程中引入訓(xùn)練機(jī)制，不再是簡(jiǎn)單的要求信號(hào)間的建立保持時(shí)間，在DDR4的時(shí)始使用眼圖的概念，在DDR5時(shí)代，引入抖動(dòng)成分概念，從成因上區(qū)分解Rj，Dj等，對(duì)芯片或系統(tǒng)設(shè)計(jì)提供更具體的依據(jù)；在抖動(dòng)的參數(shù)分析上，也增加了一些新的抖動(dòng)定義參數(shù)，并有嚴(yán)苛的測(cè)量指標(biāo)。針對(duì)這些要求，提供了完整的解決方案。UXR示波器，配合D9050DDRC發(fā)射機(jī)一致性軟件，及高阻RC探頭MX0023A，及Interposer，可以實(shí)現(xiàn)對(duì)DDR信號(hào)的精確表征。DDR4物理層一致性測(cè)試；DDR測(cè)試方案商

DDR協(xié)議檢查后生成的測(cè)試報(bào)告；吉林DDR測(cè)試方案商

14.在本發(fā)明的一個(gè)實(shí)施例中，所述相關(guān)信號(hào)包括dqs信號(hào)、clk信號(hào)和dq信號(hào)，所述標(biāo)志信號(hào)為dqs信號(hào)。15.在本發(fā)明的一個(gè)實(shí)施例中，所述根據(jù)標(biāo)志信號(hào)對(duì)示波器進(jìn)行相關(guān)參數(shù)配置，具體包括：16.利用示波器分別采集標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫(xiě)入過(guò)程中的電平幅值；17.對(duì)標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫(xiě)入過(guò)程中的電平幅值進(jìn)行比較，確定標(biāo)志信號(hào)的電平閾值；18.在示波器中配置標(biāo)志信號(hào)的電平閾值。19.在本發(fā)明的一個(gè)實(shí)施例中，所述利用示波器的觸發(fā)功能將ddr4內(nèi)存的讀寫(xiě)信號(hào)進(jìn)行信號(hào)分離，具體包括：20.將標(biāo)志信號(hào)的實(shí)時(shí)電平幅值與標(biāo)志信號(hào)的電平閾值進(jìn)行比較；21.將大于電平閾值的標(biāo)志信號(hào)和小于電平閾值的標(biāo)志信號(hào)分別進(jìn)行信號(hào)的分離，得到數(shù)據(jù)讀取和數(shù)據(jù)寫(xiě)入過(guò)程中的標(biāo)志信號(hào)。吉林DDR測(cè)試方案商